如何预防静电损伤（如何预防静电损伤的发生）

我一直想给大家讲讲ESD的理论，非常经典。但因为太理论化，任何理论都是相互联系的。如果你画不出鸡蛋，你就注定画不到大卫。

我们先来说说什么是静电放电（ESD: Electrostatic Discharge）？这应该是造成任何电子元件或集成电路系统过大电应力损坏的罪魁祸首。因为静电通常具有很高的瞬时电压（几千伏），这种损害是毁灭性的、永久性的，导致电路直接烧毁。因此，防止静电损坏是所有IC设计和制造中的首要问题。

静电通常是人为的。在生产、装配、测试、储存和运输等过程中，人体、仪器或设备中可能会积聚静电。甚至组件本身也可能积聚静电。当人们不知道的时候，当这些带电物体接触到时，就会形成放电路径，瞬间就会导致电子元件或系统被静电放电损坏（这就是为什么以前修电脑的人必须在工作台上佩戴静电环，防止人体静电损坏芯片），就像云层中储存的电荷瞬间冲破云层产生猛烈闪电，将地球劈裂一样。而且通常发生在阴雨天的时候，因为空气湿度大，容易形成导电通路。

那么，如何防止静电放电损坏呢？首先当然是改变环境，从源头减少静电（如减少摩擦、少穿羊毛衫、控制空气温度和湿度等）。当然，这不是我们今天讨论的重点。

今天我们要讨论的是如何在电路中加入保护电路。当外界有静电时，我们的电子元件或系统可以保护自己不被静电损坏（其实就是安装避雷针）。这也是许多IC设计者和制造商面临的首要问题。许多公司都有专门从事ESD设计的团队。今天我就从最基本的理论开始，逐步讲解ESD防护的原理和注意事项。你会发现前面提到的PN Junction/diodes、三极管、MOS管、snap-backs都用到了。

上一主题讲解PN结二极管原理时，我们提到二极管有一个特性：正向导通、反向阻断。如果反向偏压继续增加，就会发生雪崩击穿而导通。我们称其为钳位二极管（Clamp）。 ）。这正是我们设计静电防护所需的理论基础。我们利用这种反向截止特性使旁路在正常运行期间保持断开状态。当外界有静电时，旁路二极管会发生雪崩击穿。旁路路径保护内部电路或电网（是不是类似于家里水槽里的溢水口，防止水龙头关掉导致整个浴室进水）。

那么问题来了，如果保护电路被击穿，是不是就彻底死了呢？这是一次性的事情吗？答案当然是否定的。 PN结的击穿有两种类型，即电击穿和热击穿。电击穿是指雪崩击穿（低浓度）和齐纳击穿（高浓度），这种电击穿主要是由负载引起的。流注碰撞电离产生新的电子空穴对（电子空穴），因此是可回收的。然而，热击穿是不可恢复的，因为热量积累导致硅（Si）熔化并燃烧。因此，我们需要控制导通瞬间的电流。一般情况下，保护二极管串接一个大电阻。

另外，你能不能推论一下为什么ESD区域不能形成Silicide？让我给你一个理论。 ESD通常位于芯片输入端的焊盘旁边，而不是芯片内部，因为我们总是希望外部的静电需要尽快排出。如果放在里面会有延迟（跟我来。前面解剖的芯片PAD旁边有二极管。甚至还有两级ESD，实现双重保护。

在讲ESD的原理和流程之前，我们先来说说ESD的标准和测试方法。根据静电产生的方式和对电路的损坏模式，通常分为四种测试方法：人体放电模式（HBM: Human-Body Model）、机器放电模式（Machine Model）、元件充电模式（CDM:） Charge-Device Model）、电场感应模式（FIM: Field-Induced Model），但业界通常使用前两种模式进行测试（HBM、MM）。

1、人体放电模型（HBM）：当然，人体摩擦产生的电荷突然撞击到芯片释放的电荷，导致芯片烧毁、击穿。这就是秋季与他人接触时经常触电的原因。业界也有HBM的ESD标准（MIL-STD-883C方法3015.7，等效人体电容为100pF，等效人体电阻为1.5Kohm）的痕迹，或者国际电子行业标准（EIA/JESD22-A114-A）的痕迹。规定了，就看你想遵循哪一个了。如果是MIL-STD-883C方法3015.7，则规定2kV以下的电压为Class-1，2kV~4kV之间的电压为Class-2，4kV~16kV之间的电压为Class-3。

2、机器放电模式（MM）：当然，机器（如机器人）运动产生的静电是由引脚接触芯片时释放的。子标准是EIAJ-IC-121方法20（或标准EIA/JESD22-A115-A），等效机器电阻为0（因为金属），电容仍为100pF。由于机器是金属的，电阻为0，所以放电时间很短，几乎在ms或us之间。但更重要的问题是，由于等效电阻为0，电流非常大，因此即使是200V MM放电也比2kV HBM放电危害更大。而且，机器本身有很多相互耦合的电线，因此电流会随着时间的推移而发生变化。

ESD测试方法与FAB中的GOI测试类似。指定引脚后，给它施加ESD电压一段时间，然后回来测试电性能，看是否损坏。如果没有问题，再加一步ESD电压，持续一段时间。时间，然后测量电性能，重复此操作直至击穿。此时的击穿电压就是ESD击穿的临界电压（ESD failure ThresholdVoltage）。通常我们向电路施加电压三次（3 zap）。为了减少测试周期，起始电压通常为标准电压ESD阈值的70%。每一步可根据需要调整为50V或100V。

(1).压力次数=3 次电击。 （5 次Zap，最坏的情况）(2)。对于VZAP=1000V，应力阶跃VESD=50V(100V)；对于VZAP 1000V，应力阶跃VESD=100V(250V，500V)(3)。起始VZAP=平均ESD 故障阈值(VESD) 的70%

另外，由于每个芯片都有很多引脚，无论是对引脚进行一一测试还是组合测试，都会分为几种组合：I/O-pin测试（输入和输出引脚）、pin-to-pin测试、 Vdd-Vss 测试（输入到输出），模拟引脚。

1. I/O引脚：分别对输入引脚和输出引脚进行ESD测试，电荷分为正电荷和负电荷，因此有四种组合：输入+正电荷、输入+负电荷、输出+正电荷电荷，输出+负电荷。测试输入时，输出及其他引脚均悬空，反之亦然。

2、Pin-to-Pin测试：静电放电发生在Pin-to-Pin之间，形成一个环路，但如果要测试每两个管脚的组合太多，因为任何I/O都会给整个电路带来电压。冲击必须先经过VDD/Vss，然后才能给整个电路供电，因此改进版本使用某个I/O 引脚添加正或负ESD 电压，所有其他I/O 都一起接地，但输入和输出同时浮动（Floating）。

3、Vdd-Vss之间静电放电：只需将Vdd和Vss连接起来，所有I/O都悬空，这样静电就可以在Vdd和Vss之间通过。

4、模拟引脚放电测试：由于模拟电路中很多差分对（Differential Pairs）或运算放大器（OP AMP）都有两个输入端，为防止其中之一损坏导致差分比较或运算失败，需要做ESD分别地。当然，测试仅针对这两个引脚，所有其他引脚都悬空。

好了，ESD的原理和测试就讲到这里。现在我们来谈谈工艺和设计因素。

随着摩尔定律进一步缩小，器件尺寸越来越小，结深度越来越浅，GOX越来越薄，因此静电击穿变得越来越容易。而且，在Advance工艺中，Silicide的引入也会造成静电击穿。它变得更加尖锐，因此几乎所有的芯片设计都必须克服静电击穿的问题。

静电放电防护可以从FAB侧的Process来解决，也可以从IC设计侧的Layout来设计，所以你会看到Process有一个ESD选项层，或者Design Rule中有ESD设计规则供客户选择等。当然，有些客户也会根据SPICE模型的电气特性，通过布局来设计ESD。

1、制造过程中的ESD：要么改变PN结，要么改变PN结的负载电阻。改变PN结只能依靠ESD_IMP。要改变PN结的负载电阻，可使用非硅化物或串联电阻。

1）源极/漏极的ESD注入：因为我们的LDD结构可以很容易地在栅极多晶硅的两侧形成两个浅结，并且这个浅结的尖锐电场相对集中，并且由于是浅结，所以相对而言靠近大门。因此受Gate末端电场的影响较大，因此此类LDD尖角承受ESD放电的能力比较差（1kV），因此如果将此类Device用在I/O端口中，容易造成ESD损坏。所以根据这个理论，我们需要一个没有LDD的单独器件，但是我们需要另一个ESD注入来制作更深的N+_S/D，这样尖角可以被圆化并且远离表面，所以可以明显地提高ESD击穿能力（4kV）。但在这种情况下，这个额外的MOS的Gate必须很长，以防止穿通，并且由于器件不同，需要单独提取器件的SPICE Model。

2）接触孔的ESD注入：在LDD器件的N+漏极孔下面钻一个P+硼，深度要超过N+漏极（漏极）的深度，这样可以使原漏极的击穿电压降低（8V--6V），因此可以在LDD尖角击穿发生之前将其引导远离Drain击穿，以保护Drain和Gate击穿。因此，这种设计可以保持器件尺寸不变，MOS结构不变，因此不需要重新提取SPICE模型。当然，这种智能是用在非硅化物工艺中的，否则你将无法进行接触和注入。

3）SAB（SAlicide Block）：一般为了减小MOS的互连电容，我们会采用silicide/SAlicide工艺。但是，如果器件工作在输出端，我们器件的负载电阻会变低，外部ESD电压会满载。 LDD和Gate结构之间很容易被击穿，因此对于输出级MOS的Silicide/Salicide，我们通常使用SAB（SAlicide Block）掩模来阻挡RPO，以免形成硅化物。添加光层会增加成本，但ESD 电压可以从1kV 提高到4kV。

4）串联电阻法：这种方法不需要添加光掩模，应该是最经济的。原理有点类似于第三种（SAB）加阻方法。我特意串联了一个电阻（比如Rs_NW，或者HiR等），这也实现了SAB方法。

2.设计中的ESD：这完全取决于设计者的努力。一些公司已经在设计规则中向客户提供了解决方案。客户只需按照图纸操作即可。有些公司不必依赖客户自己的设计师。许多设计规则表明这只是一个指南/参考，而不是保证。一般将Gate/Source/Bulk短接在一起，Drain结置于I/O端，以承受ESD浪涌电压。 NMOS称为GGNMOS（栅极接地NMOS），PMOS称为GDPMOS（栅极到漏极PMOS）。

以NMOS为例，原理是栅极关闭。 Source/Bulk的PN结原本是短路到0偏置的。当I/O端有大电压时，Drain/Bulk PN结发生雪崩击穿，Bulk瞬间产生大电压。电流与衬底电阻之间的电压差导致Bulk/Source的PN正向偏置，因此该MOS的寄生横向NPN管进入放大区域（发射结正向偏置，集电极结反向偏置） ，因此它表现出Snap-Back特性，从而起到一定的保护作用。 PMOS以同样的方式导出。

这个原理看似简单，但设计的本质（know-how）是什么？如何触发BJT？如何保养Snap-back？如何支持HBM2KV或4KV？

怎么触发？必须有足够大的衬底电流，所以后来发展出了现在普遍使用的多指并联结构（multi-finger）。但这种结构的主要技术问题是基区宽度增大，放大倍数减小，导致Snap-back不易开启。而且随着手指数量的增加，均匀导通每个手指会变得困难，这也是ESD设计的瓶颈。

如果想改变这个问题，大概有两种方法（因为触发的是电压，而提高电压要么是电阻，要么是电流）： 1. 使用SAB (SAlicide-Block) 在I/哦排水。非Silicide区域增加漏极阻挡电阻，使ESD电流分布更加均匀，从而提高放电能力； 2.添加一个P-ESD（Inner-Pickup imp，类似于上面的接触孔P+ ESD imp），在N+Drain下面放一个P+，以降低Drain的雪崩击穿电压，更早获得更多的雪崩击穿电流（参见文献论文： Inner Pickup on ESD of multi-finger NMOS.pdf 了解详情）。

关于Snap-back ESD，我想跟大家分享两个小常识：

1）我们通常可以在NMOS中看到更好的Snap-back特性，但实际上PMOS很难具有snap-back特性，并且PMOS一般比NMOS具有更好的ESD抵抗能力。这和HCI效应一样，主要是因为NMOS击穿时会产生电子，其迁移率很高，所以Isub大的话很容易让Bulk/Source正向导通，但PMOS就很难了。

2）触发电压/保持电压： 触发电压当然是前面提到的snap-back的第一个拐点（拐点），即寄生BJT的击穿电压，并且必须在BVCEO和BVCBO之间。 Hold电压是为了保持Snap-back ON，但不能进入latch-up状态，否则会进入二次击穿（热击穿）而损坏。另一个概念是二次击穿电流。进入Latch-up后，I^2*R热量突然增加，导致硅熔化。这是为了限制电流。您可以控制W/L 或添加高电流限制。最简单、最常用的方法是增加Drain 距离/增加SAB 距离（ESD 规则中的常见做法）。

3. Gate-Couple ESD技术：正如我们刚才所说，多指ESD设计的瓶颈是开口的均匀性。假设有10根手指。当发生ESD 放电时，这10 个手指可能不会全部同时导通（通常是由于Breakdown）。通常只有2-3 个手指会首先打开。这是因为布局无法使每个手指的相对位置和拉线方向完全相同。这两个~3个手指一旦导通，ESD电流就会集中流向这2~3个手指，而其他手指保持闭合状态，因此其ESD防护能力相当于只有2~3个手指的防护能力。不是10个手指的防护能力。

这是元件尺寸做大了，但ESD防护能力却没有如预期提高的主要原因。面积的增加并没有带来预期的ESD增强。我应该怎么办？其实很简单，就是降低Vt1（触发电压），我们通过栅极提高电压，让衬底先导通而不是击穿，提前导通，产生衬底电流。此时其他手指也可以开启并进入。导电状态使得每个手指都能承受ESD电流，真正发挥大面积ESD效果。

然而，这种GCNMOS ESD设计的一个缺点是，当沟道导通时，会产生电流，容易导致栅极氧化层击穿。因此，它不是一个好的ESD设计解决方案，并且有源面积越小，栅极电压的影响就越大。活动面积越大，回扣就越难开启，因此难以掌握。

4、还有复杂的ESD保护电路：可控硅（SCR: Silicon Controlled Rectifier）。正是我们之前讲的CMOS寄生PNPN结构触发了Snap-Back和Latch-up，并通过ON/OFF来实现控制。对于电路保护，可以查看一下。只需使用上一篇文章中抑制LATCH-up 的因素并让它发生即可。但只能应用于Layout，不能应用于Process，否则Latch-up会再次失败。

最后，ESD设计的学问太深了。我只是想给FAB的人介绍一些科普的想法。基本上，ESD解决方案包括以下几种：电阻分压、二极管、MOS、寄生BJT、SCR（PNPN结构）等方法。而且，ESD不仅与Design有关，还与FAB工艺有关。知识太深奥，我不是很懂。