电机供电电路及驱动电路原理解析图（电机供电电路及驱动电路原理解析视频）

电机驱动是装配在胶片相机中的微型电机或弹簧及其配件的总称。微型电机用于自动收卷胶片。大多数用于35mm单反相机。

01 电源电路原理

电源部分原理图如图1-1所示：

图1-1

从图1-1可知，电源有+5V、+3.3V、+1.5V三种。每个电源都有一个0.1F的旁路电容，将电源中的高频串扰旁路到地，防止高频信号通过电源串扰到其他模块。同时还可以滤除电源本身的工频干扰。

值得注意的是，布线时，经去耦电容去耦后的电源输出点应尽量靠近芯片的电源引脚进行供电。过长的引线可能会再次成为干扰接收天线，造成去耦效应。消失。如果无法使去耦后的各个电源输出点靠近芯片的电源引脚，可以采用单独去耦的方法，即将去耦电容尽可能靠近各个芯片的电源引脚点连接用于解耦。耦合，这也解释了为什么图1-1中的3.3V电源有两个解耦的输出点。

02.电机驱动电路原理

电机驱动电路原理如图2-1所示：

图2-1

图2-1中，Header 4X2为4行2列引脚，FM0~3为FPGA芯片I/O输出端口。增加的引脚提供了可移动的机构，并且仅在需要时才可以与跳线帽连接。提高I/O端口的使用效率。 RES5是一款五端口电阻，集成了四个等阻值的电阻，一端共接。 PIN 1 为公共端，PIN2~5 为电阻输出端。电阻原理图如图2-2所示：

图2-2

该电阻的公共端连接到电源，即以上拉电阻的形式。其作用是增强FPGA芯片I/O口（以下简称I/O口）的驱动能力。其实就是在I/O输出高电平时增大输出电流。当I/O输出高电平时，+5V电源通过电阻连接到IN1~4，相当于为I/O提供了一个额外的电流输出源，从而提高了驱动能力。当I/O输出低电平时，I/O可近似视为接地，IN1~4由于直接与I/O通过导线连接，因此直接接收I/O的低电平输出信号。此时+5V电源去掉电阻R和I/O内部电路后接地（阻值近似为零）。因此，该电路的电流不能大于I/O牵引电流(Ii)的最大值。有公式2-1：

排除的取值范围可由式2-2求出。

上拉电阻除了提高驱动能力外，还具有进行电平转换的功能。经查，ULN2003的接口逻辑为：5V-TTL、5V-CMOS逻辑。当采用3.3V供电时，I/O端口可提供3.3V-LVTTL、3.3V-LVCMOS、3.3V-PCI和SSTL-3接口逻辑电平。因此，需要外部5V 上拉电阻将I/O 电平规范更改为5V 电平逻辑。

芯片ULN2003集成了7组达林顿管，专门用于增大驱动电流。芯片引脚之间的逻辑如图2-3所示：

图2-3

图2-4

由于I/O电流远远不足以驱动电机，因此需要外接芯片来驱动电机。 ULN2003 内部集成的达林顿管电路如图2-4 所示。达林顿管的形式具有将弱信号转换为强电信号的特点。 I/O电平逻辑从PIN IN输入，根据I/O信号模式的变化，通过达林顿管控制从PIN 9（COMMON）端子输入的强电信号。值得注意的是，ULN2003的输出逻辑会与输入逻辑相反，编程时应注意这一特点。

RES6是一款六端口电阻，集成了5个阻值相等的电阻，其中一端共接。 PIN 1 为公共端，PIN2~6 为电阻输出端。原理图和连接说明请参见上图2-。 2、排除值范围的计算请参见公式2-2，此处不再赘述。值得注意的是，RES6的PIN 1连接到PIN 2，因为有一个额外的电阻没有使用。为了防止2脚悬空，将2脚与1脚（公共端）短接，即2脚对应的电阻，从而避免脚悬空，使电阻失效。

03 电机指示灯电路原理

电机指示灯电路如图3-1所示：

图3-1

电机部分的指示灯用于指示各信号的逻辑电平状态，其中R106~109为限流电阻，防止电流过大而烧毁发光二极管。值得注意的是，该指示灯的发光二极管接共阳极，M0~3信号口产生低电平点亮对应的二极管。 ULN2003的OUT和IN逻辑电平相反，因此对于I/O口FM0~3，输出高电平即可点亮相应的发光二极管。例如，如果FM0输出高电平，则相应的LD17会点亮。编程时应注意该电路将I/O 的实际逻辑反转两次。对应关系是哪个I/O口输出高电平，对应的指示灯亮。

04 时钟电路原理

时钟电路如图4-1所示：

图4-1

50Mhz 有源晶体振荡器用于生成时钟信号。有源晶振的典型连接方法是：引脚1悬空，引脚2接地，引脚3输出时钟信号，引脚4连接电源。由于FPGA的I/O电源为3.3V，而时钟电路产生的时钟信号必须由I/O口接收，因此时钟信号的最大值不能超过3.3V，因此时钟电路电源电源使用3.3V。

05FPGA部分电路原理

FPGA部分电路原理图如图5-1所示：

图5-1

Header 18X2 是一个18 行2 列的数组。两个阵列分别连接到PIN端口、3.3V电源和数字地。它提供了可移动的机构，使得PIN端口可以根据需要用电缆连接到目标，以实现信号传输。的目标。 3.3V电源和数字地引脚可用于根据需要向目标提供逻辑高或逻辑低电平。

U21D是FPGA芯片的时钟信号接收部分，通过网络标号“CLK0~3”连接到相应的时钟信号端口。

U21C是FPGA芯片的电源和接地部分。带有“GND”字样的是“地”端口，连接数字地。 VCCIO1~4 为I/O 口供电口，通过网络标签“+3.3V”连接到3.3V 电源口，由3.3V 电源供电。VCCA_PLL1、VCCA_PLL2、VCCINT 为供电口内部运算器和输入缓冲器端口，由1.5V电源供电，通过网络标签“+1.5V”连接到1.5V电源端口。

U21B是JTAG和AS下载部分。 TMS、TCK、TD1、TD0分别是JATAG下载方式的模式选择端、时钟信号端、数据输入端、数据输出端。 DATA0是AS下载的数据端口。 MSEL0、MSEL1、nCE、nCEO、CONF_DONE、nCONFIG 和nSTATUS 端口按照典型连接方法进行连接。值得注意的是，AS和JTAG都是通过JTAG标准进行通信的。 AS下载一般是将POF下载到PROM（flash）中，再次上电后仍然可以加载。 JTAG下载通过JTAG口将sof文件直接下载到FPGA中。通常用于临时调试，断电后会丢失。

U22是电可擦除ROM，用于存储AS下载的数据，这样即使断电也能保存FPGA程序段。 DATA端是数据读取端，用于读取ROM中的数据。 DCLK是时钟端口，用于接收时钟信号以进行同步传输。 nCS为片选口，用于接收片选信号，与芯片进行通信。 ASDI是AS下载数据输入端，用于接收AS下载数据。 VCC和GND分别是电源端口和地端口，分别连接3.3V和数字地。

编辑：hfy