近年来，越来越多的高频信号设计与电子系统性能的稳步提高密切相关。随着系统性能的提高，PCB设计人员面临的挑战日益增大：更小的芯片、更密集的电路板布局以及更低功耗的芯片要求。随着所有技术的快速发展，我们处于高速设计的核心，需要考虑其复杂性和所有因素。

回顾

PCB设计在过去30年里发生了很大变化。 1987 年，我们认为0.5 微米是该技术的终结，但今天，22 纳米已成为常态。如下图所示，1985年的边缘速率促进了设计复杂度的增加（通常为30纳秒），如今边缘速率已变为1纳秒。

过去30年边缘率的变化

技术进步中伴随各种问题

技术的进步总是伴随着一系列的问题。随着系统性能的提高和高速设计的采用，设计环境中必须解决一些问题。下面，我们总结了面临的挑战：

信号质量

IC 制造商青睐较低的核心电压和较高的工作频率，这导致边缘速率急剧上升。无端接设计中的边沿速率会导致反射和信号质量问题。

串扰

在高速信号设计中，密集的路径常常会导致PCB上的串扰——以及走线之间的电磁耦合相关现象。

串扰可以是同一层上迹线的边缘耦合或相邻层上的宽边耦合。耦合是三维的。并行路径和宽边走线比并排走线路径产生更多串扰。

宽边耦合（上）与边缘耦合（下）的比较

辐射

即使使用与以前相同的频率和走线长度，传统设计中的快速边沿速率也会导致未端接的传输线上出现振铃。这本质上会导致更高的排放，远远超过FCC/CISPR B 类对未端接传输线的限制。

10 纳秒（左）和1 纳秒（右）时的边缘速率辐射

设计解决方案

信号和电源完整性问题间歇性发生且难以诊断。因此，最好的办法是在设计过程中找到问题的根源并加以消除，而不是在后期试图解决它而延误生产。层叠规划工具可以更轻松地实施设计中信号完整性问题的解决方案。

电路板叠层规划

高速设计中的第一要务必须是电路板叠层。基板是组件中最重要的组件，必须仔细规划其规格，以避免阻抗不连续、信号耦合和过多的电磁辐射。在检查下一个设计的电路板叠层时，请记住以下提示和建议：

所有信号层都需要相邻并紧密耦合到不间断的参考平面，以创建清晰的环路并消除侧面串扰。

每个信号层的基板与参考平面相邻

有很好的平面电容器可以降低高频下的交流阻抗。紧密耦合的内电层平面降低了顶层的交流阻抗，大大减少了电磁辐射。

降低电介质高度可大大减少串扰，而不会影响电路板上的可用空间。

基板应该能够适应一系列不同的技术。例如：50/100 欧姆数字、40/80 欧姆DDR4、90 欧姆USB。

布线和工作流程

仔细规划堆叠后，下一步是关注电路板布线。根据设计规则和工作区域的仔细配置，您可以最有效、最成功地对电路板进行布线。这些技巧可以帮助您更轻松地接线并避免不必要的串扰、辐射和信号质量问题：

简化视图以清楚地看到分割平面和电流环路。为此，首先确定哪个铜箔平面（地或电源）作为每个信号层的参考平面，然后打开信号层和内部电气层平面同时查看。这可以帮助您更轻松地看到分割平面的痕迹。

多个信号层（左）、俯视图和相邻平面图（右）

如果数字信号必须穿过电源参考平面，您可以在信号附近放置一个或两个去耦电容器(100nF)。这在两个电源之间提供了电流环路。

避免并行布线和宽边布线，这可能比并排布线导致更多的串扰。

除非您使用同步总线，否则请保持并行间隔尽可能短以减少串扰。为信号组留出空间，使其地址和数据间距为迹线宽度的三倍。

在电路板的顶层和底层上使用组合微带线层时要小心。这可能会导致相邻板层上的走线之间产生串扰，从而损害信号完整性。

按信号组路由具有最长延迟的时钟（或选通）信号，确保在读取时钟之前数据已建立。

在平面之间路由嵌入式信号有助于最大限度地减少辐射并提供ESD 保护。

信号清晰度

未来，电子设计的复杂度无疑会不断增加，这将为PCB设计人员带来一系列需要解决的挑战。确保电路板叠层、阻抗和电流环路的正确配置是设计稳定性的基础。 Altium Designer 的最新高速设计功能（例如xSignals）经过2D 场解算器的验证，可实现关键信号的更精确匹配。

您是否使用叠层规划助手来管理日益复杂的高信号速度设计？如果没有，请查看ICD Stackup Planner，它是Altium Designer 的应用程序扩展。