高速数据转换中的adc差异是什么（高速数据转换中的adc差异分析）

高速数据转换存在许多与一般数据转换设计类似的问题，需要可靠的设计和稳定的结构。从根本上来说，两者没有区别，但由于芯片的限制，在高速数据转换系统中可以看到尖端的动态性能发展。在高速数据转换系统中，放大器、DAC 和ADC 都是必不可少的。目前市场上，此类应用中常用的ADC有两种，即全并行ADC和逐次逼近型ADC。

这两种常见的高速ADC 结构都有其独特的特性。每种结构在精度、动态性能、成本等方面都有相当大的差异，在实际设计中如何选择合适结构的ADC是实现系统最佳性能的关键。

最快的转换选项

我们正在高速条件下研究这些ADC。在所有高速转换器件中，最简单、最快的是全并行ADC。做出这样判断的重要原因是，全并行ADC所进行的转换仅在单一方向上进行，这也是其被命名为全并行的原因。全并行ADC 快速且稳定，可实现高接受度接收器性能，但它可能具有高输入电容，并且需要与系统数字部分的高速接口。

全并行ADC的分辨率每提高一位，其设计复杂度和成本都会大大增加。首先，全并行ADC内部的比较器数量需要加倍，这意味着全并行ADC中的大部分面积需要加倍，并且不可避免地功耗会随着比较器数量的增加而增加增加。这不包括与解码器和驱动程序相关的考虑因素。一般来说，分辨率每增加一位，尺寸、功耗和输入电容都会显着增加。这对于完全并行的ADC 来说尤其明显。

有一些技术可以减少完全并行ADC 设计的尺寸和功耗。折叠技术允许一组比较器在ADC的动态范围内重复使用两次，减少比较器的数量以节省系统面积并降低功耗。插值技术利用相邻比较器之间的平均值来减少前置放大器的数量并降低ADC的输入电容。然而，无论采用哪种技术来缩小尺寸、降低功耗，都存在一定的缺点。即使是CMOS双极技术也会存在高补偿的问题。

动态性能影响全并行ADC能否获得准确的数字高频信号，窗口延迟失真和输入带宽受到很大影响。全并行ADC的输入带宽由小信号和大信号组成（在某些情况下，大信号带宽由输入转换速率决定）。当全并行ADC的输入电容较高时，驱动解码器的阻抗需要尽可能低，以实现高带宽。低阻抗源可由运算放大器或缓冲器提供。全并行ADC 动态高频性能的另一个限制是窗口时间，该时间由比较器决定。

在全并行ADC 的位数和性能之间找到平衡对于实现全并行ADC 的最小尺寸和功耗至关重要。

逐次逼近ADC的综合发展

逐次逼近型ADC之所以如此受欢迎，绝对是其性价比高的原因之一。它的结构非常直观，并且能够实现的性能差异很大。分辨率可以从8位变为16位，转换速率可以从400ns变为25s。其简单的结构设计具有广泛的应用范围。

现在制造商将在传统的逐次逼近算法中添加数字校正。前8 位仅转换为8 位精度，然后转换器进入保持状态以纠正转换为12 位精度。与传统的逐次逼近型ADC相比，该具有校正功能的转换器的前八位采样率很高。

（逐次逼近型ADC、TI）

逐次逼近型ADC的结构具有与其他ADC结构不同的特点。 ADC 的线性度取决于数模转换器的线性度。精密DAC的发展在相当程度上给逐次逼近型ADC带来了很多好处。最明显的一点是逐次逼近型ADC 与其他结构相比具有更宽的温度范围。此外，该转换器可产生连续的转换输出，从而减少模拟和数字系统之间的影响。对于理想的DAC，对应于数据位的每个电容器的尺寸应恰好是下一个较小电容器的两倍。比较器需要有足够的速度和精度。虽然比较器的失调电压不影响整体线性度，但会给系统传输特性曲线带来偏差。

与完全并行的ADC相比，逐次逼近式的速度固然是无法比拟的，但如果是需要提高分辨率的应用，逐次逼近式只需要更精密的元件，同时其分辨率也得到提高。复杂度不会像完全并行ADC那样呈几何级数增加。逐次逼近架构的主要限制是高速转换的采样率较低，并且各个单元（DAC和比较器）需要达到与整个系统相当的精度。

概括

在高速转换应用中，如何选择合适的ADC至关重要，通常需要在全并行ADC的速度与逐次逼近DAC的低功耗和小尺寸之间进行折衷。